104952 - پروژه کیدنس
سلام من یک پروژه تحقیقاتی دارم؛ آیا میتوانيد آن را با استفاده از Cadence انجام دهيد؟ Design is a 12-bit, 1 GS/s continuous-time pipeline ADC in 65 nm CMOS (Cadence only). Architecture “shape”: Differential input → CT pipeline stages (no S/H) → backend ADC → digital FIR-based error correction → 12-bit output. Each pipeline stage consists of: * Continuous-time residue amplifier (OTA-C / active-RC, not switched-cap) * Sub-ADC (1.5-bit with redundancy) * Fast DAC feedback for residue generation There is no front-end sample-and-hold. Sampling is implicit through continuous-time operation with clocked quantizers, suitable for 1 GS/s. Digital error correction is FIR-based, not simple bit alignment: * FIR filter compensates inter-stage gain error, finite bandwidth, and timing skew * Enables high ENOB at 1 GS/s * Implemented and verified in Cadence (behavioral/Verilog-A) Deliverables: * Full Cadence schematics (all CT stages + backend) * Transient + FFT (SNDR/ENOB @ 1 GS/s) * INL/DNL, PVT, Monte-Carlo * Power & FoM * Complete report with architecture, equations, FIR correction explanation, and results چهار ماه دارم 4313
امتیاز : 8.29 از 10
فایل ضمیمه
هیچ فایلی ضمیمه نشده است
- اطلاعات پروژه
- 16236کد پروژه
-
کمک آموزشی
دسته بندی - 29 آذر 1404تاریخ ثبت
- 4 روزمهلت اجرا
- 300,000 تومانحداقل بودجه
- 1,000,000 تومانحداکثر بودجه
- 5 درصد ضمانت اجرا
- آماده دریافت پیشنهادها وضعیت
تایم لاین پروژه
درخواست پشتیبانی-
در انتظار پرداخت
پرداخت تعرفه ثبت پروژه های غیر رایگان
-
در حال بررسی
برسی و تایید پروژه از طرف مدیرت سایت
-
آماده دریافت پیشنهادها
تایید پروژه و نمایش برای مجریان
-
در انتظار پرداخت هزینه پروژه
پرداخت هزینه اجرای پروژه توسط کارفرما
-
در انتظار پرداخت ضمانت اجرا
پرداخت مبلغ ضمانت اجرا توسط مجری
-
در حال انجام
پروژه شما درحال انجام می باشد
-
انجام شد
اتمام اجرای پروژه
لیست پیشنهادها
در حال بارگذاری...